SEJARAH SINGKAT VERILOG

Verilog pada awalnya dimulai sebagai perangkat lunak yang memiliki bahasa dengan model perangkat keras Gateway Design Automation Inc sekitar tahun 1984. Dari rumor yang beredar, bahasa ini dirancang dengan mengambil fitur dari bahasa HDL paling popular pada waktu itu, yang disebut Hilo dan juga bahasa komputer tradisional seperti bahasa C.

       

Verilog simulator pertama kali digunakan pada tahun 1985 dan diperpanjang substansinya melalui pelaksanaannya pada tahun 1987. Verilog simulator pertama adalah Verilog-XL, yang menambahkan beberapa fitur salah satunya yang terkenal adalah XL algoritma yang merupakan metode yang sangat efisien untuk melakukan simulasi gerbang-tingkat.

       

Pada akhir 1990, Cadence Design System, yang pada saat itu membuat proses film tipis simulator, memustuskan untuk membentuk Gateway Sistem otomatis. Yang saat ini menjadi pemilik bahasa verilog, baik sebagai bahasa atau simulator. Pada saat yang sama, Synopsys memasarkan topdown design metodologinya, menggunakan verilog. Ini adalah kombinasi yang kuat pada sekitar 1990-an. Walaupun standarisasi tekanan pada akhirnya menyebabkan industry bergeser ke bahasa VHDL.